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EDA-VerilogHDL试题

时间:2018-06-27


一、填空题(10 分,每小题 1 分)
1. 2. 3. 4. 5. 6. 用 EDA 技术进行电子系统设计的目标是最终完成 可编程器件分为 和 。 的设计方法更多的被应用于 Verilog HDL 设计当中。 和 公司。 电路。 。 的设计与实现。

随着 EDA 技术的不断完善与成熟, 目前国际上较大的 PLD 器件制造公司有 完整的条件语句将产生 阻塞性赋值符号为

电路,不完整的条件语句将产生 ,非阻塞性赋值符号为

二、选择题 (10 分,每小题 2 分)
1. 大 规 模 可 编 程 器 件 主 要 有 FPGA 、 CPLD 两 类 , 下 列 对 FPGA 结 构 与 工 作 原 理 的 描 述 中 , 正 确 的 是 。 A.FPGA 全称为复杂可编程逻辑器件; B.FPGA 是基于乘积项结构的可编程逻辑器件; C.基于 SRAM 的 FPGA 器件,在每次上电后必须进行一次配置; D.在 Altera 公司生产的器件中,MAX7000 系列属 FPGA 结构。 2. 基于 EDA 软件的 FPGA / CPLD 设计流程为:原理图/HDL 文本输入 → 适配→编程下载→硬件测试。正确的是 ①功能仿真 ②时序仿真 A.③① 3. ③逻辑综合 ④配置 。 ⑤分配管脚 D.④② 综合 →___ __→ →

B.①⑤

C.④⑤

子系统设计优化,主要考虑提高资源利用率减少功耗(即面积优化) ,以及提高运行速度(即速度优化) ;指出下 列哪些方法是面积优化 ①流水线设计 ②资源共享 。 ③逻辑优化 C.②⑤⑥ ④串行化 ⑤寄存器配平 D.①④⑥ ⑥关键路径法

A.①③⑤ B.②③④ 4.

下列标识符中,__________是不合法的标识符。 A.9moon B.State0 C. Not_Ack_0 D. signall

5.

下列语句中,不属于并行语句的是:_______ A.过程语句 B.assign 语句 C.元件例化语句 D.case 语句

三、EDA 名词解释(10 分)
写出下列缩写的中文含义: ASIC: RTL:

FPGA: CPLD: EDA: IP: 四、简答题( 10 分)

SOPC: LPM: IEEE: ISP:

1.

简要说明仿真时阻塞赋值与非阻塞赋值的区别(本题 4 分) 。

2.简述有限状态机 FSM 分为哪两类?有何区别?有限状态机的状态编码风格主要有哪三种?FSM 的三段式描述风格中, 三段分别描述什么?(本题 6 分) 五、程序注解( 20 分 ,每空 1 分)

module output

AAA ( a ,b ); a;

input [6:0] b ; reg[2:0] sum; integer i; reg a; begin sum = 0; for(i = 0;i<=6;i = i+1) if(b[i]) sum = sum+1; if(sum[2]) else end endmodule
本程序的逻辑功能是: 。

always @ (b)

a = 1; a = 0;

四、 VerilogHDL 语言编程题( 1 、 2 小题 10 分, 3 小题 20 分) 要求:写清分析设计步骤和注释。 1. 试用 Verilog HDL 描述一个带进位输入、输出的 8 位全加器。 端口:A、B 为加数,CI 为进位输入,S 为和,CO 为进位输出

2.

编写一个带异步清零、异步置位的 D 触发器。 端口:CLK 为时钟,D 为输入,CLK 为清零输入端,SET 为置位输入端;Q 输出端。

3.

设计一个带有异步复位控制端和时钟使能控制端的 10 进制计数器。 端口设定如下:

输入端口:CLK:时钟,RST:复位端,EN:时钟使能端,LOAD:置位控制端, DIN:置位数据端; 输出端口:COUT:进位输出端,DOUT:计数输出端。

一、填空题(每空 2 分,共 20 分) 1、 2、 4、 ASIC FPGA Altera = <= 和 时序 和 CPLD Xilinx 。

3、 自顶向下 5、 组合
6、

二、选择题 (10 分,每小题 2 分) 1、C 2、 B 3、B 4、 A 5、D

三、EDA 名词解释(10 分) ASIC FPGA CPLD EDA IP 四、简答题(10 分) 1、简要说明仿真时阻塞赋值与非阻塞赋值的区别(本题 4 分) 。 专用集成电路 现场可编程门阵列 复杂可编程逻辑器件 电子设计自动化 知识产权核 RTL SOPC LPM IEEE ISP 寄存器传输级 可编程片上系统 参数可定制宏模块库 电子电气工程师协会 在系统可编程

答:非阻塞(non-blocking)赋值方式 ( b<= a): b 的值被赋成新值 a 的操作, 并不是立刻完成的,而是在块结束时才完成; 块内的多条赋值语句在块结束时同时赋值; 硬件有对应的电路。 阻塞(blocking)赋值方式 ( b = a): b 的值立刻被赋成新值 a; 完成该赋值语句后才能执行下一句的操作; 硬件没有对应的电路,因而综合结果未知。
2、 简述有限状态机 FSM 分为哪两类?有何区别?有限状态机的状态编码风格主要有哪三种?FSM 的三段式描述风格中,三段分别描述什 么?(本题 6 分) 答:Mearly 型,Moore 型;前者与输入与当前状态有关,而后者只和当前状态有关;Binary,Gray,One-Hot 编码;分别为状态保存,状态切 换,输出;

五、程序注解( 20 分 ,每空 1 分)

module output

AAA ( a ,b ); a;

定义模块名为 AAA,端口为 a,b 定义 a 为输出端口 定义 b 为输出端口,b 为 7 位二进制数 sum 为 reg 型变量,用于统计赞成的人数

input [6:0] b ; reg[2:0] sum; integer i; reg a; always @ (b)

定义整型变量 i 为循环控制变量 定义 a 为寄存器变量 过程语句,敏感变量为 b

begin sum = 0; if(b[i]) sum = sum+1; if(sum[2]) else end endmodule
本程序的逻辑功能是:

语句块 sum 初值为 0 for 语句,统计 b 为 1 的个数 条件语句 只要有人投赞成票,则 sum 加 1 若超过 4 人赞成,则表决通过 a = 0; 若不到 4 人,则不通过 a = 1;

for(i = 0;i<=6;i = i+1)

7 人投票表决器



六、 VerilogHDL 编程题( 1、 2 小题 10 分, 3 小题 20 分) 要求:写清分析设计步骤和注释。 1.试用 Verilog HDL 描述一个带进位输入、输出的 8 位全加器。 端口:A、B 为加数,CIN 为进位输入,S 为和,COUT 为进位输出 module add4v(a,b,ci,s,co); input[3:0] a; input[3:0] b; input ci; output[3:0] s; output co; wire[3:0] carry; function fa_s(input a,input b,input ci); fa_s = a ^ b ^ ci; endfunction function fa_c(input a,input b,input ci); fa_c = a & b | a & ci | b & ci; endfunction assign assign s[0] = fa_s(a[0],b[0],ci); carry[0] = fa_c(a[0],b[0],ci);

assign s[1] = fa_s(a[1],b[1],carry[0]); assign carry[1] = fa_c(a[1],b[1],carry[0]); assign s[2] = fa_s(a[2],b[2],carry[1]); assign carry[2] = fa_c(a[2],b[2],carry[1]); assign s[3] = fa_s(a[3],b[3],carry[2]);

assign co = fa_c(a[3],b[3],carry[2]); endmodule 2.编写一个带异步清零、异步置位的 D 触发器。

3.设计一个带有异步复位控制端和时钟使能控制端的 10 进制计数器。 mdule CNT10 (CLK,RST,EN,LOAD,COUT,DOUT,DATA); input CLK input EN input LOAD ; ; input RST ; input [3:0] DATA ; output [3:0] DOUT ; output COUT ; reg [3:0] Q1 ; reg COUT ; assign DOUT = Q1; always @(posedge CLK or negedge RST) begin if (!RST) else begin if (!LOAD) else if (Q1<9) else end end always @(Q1) if (Q1==4'h9) else endmodule COUT = 1'b1; COUT = 1'b0; Q1 <= DATA; Q1 <= Q1+1; Q1 <= 4'b0000; Q1 <= 0; if (EN) ;


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