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基于FPGA的高分辨率VGA显示控制器的设计

时间:2016-04-23


张文爱等 : 基于 FPGA 的高分辨率 VGA 显示控制器的设计

总第 67 期

( 2006) 09- 0055- 04 文章编号 : 1006- 6268

基于 FPGA 的高分辨率 VGA 显示控制器的设计
张文爱, 张 博, 程永强 ( 太原理工大学信息工程学院 , 山西太原 030024 ) 摘 要 : 基于 Xilinx 公司的 Spartan- IIE 系 列 FPGA XC2S300E- 6- PQ208C 完 成 了 一 种 高 分

辨率 VGA 显示控制器的设计 , 该控制器以两个 SDR AM 作为帧缓存 , 并通过色空间转换 , 将输 入帧频为 7.5HZ 、分辨率为 1024*768 的 YCbCr (4:2:2) 图像信号转换成帧频为 60HZ 的标准

XGA 格式信号。整个设计采用 VHDL 语言描述 , 经过逻辑优化 , 该显示控制器有着比同类控制
器占用资源少、 时钟延迟小等优点。 关键词 : SDR AM ; 高分辨率 ; FPGA; VHDL; VGA 显示控制器 中图分类号 : TN949.16;TN941.3 文献标识码 : A

The Imple me nta tion of VGA Dis pla y Controlle r with High Re s olution Ba s e d on FP GA
ZHANG We n- a i , ZHANG Bo, CHENG Yong- qia ng (Colle ge of Informa tion Engine e ring of TUT,S ha nxi Ta iyua n 030024, China ) Abs tra ct : A kind of VGA dis play controlle r w ith high re s olution is de s igne d w ith Xilinx com pany Spartan- IIE s e rie s FPGA XC2S300E- 6- PQ208C. The controlle r take s tw o SDRAMs as fram e buffe rs .And by the conve rs ion of color s pace , it conve rts the im age data w hos e form at is YCbCr(4:2:2) 1024*768@7.5HZ to s tandard XGA form at s ignal w ith ve rtical fre que ncy of 60 HZ. The w hole de s ign is de s cribe d in VHDL .By logic optim ization, the controlle r has an advantage of le s s re s ource utilization and le s s clock de lay com pare d w ith othe r s im ilar controlle rs . Ke ywords : SDRAM; High re s olution; FPGA; VHDL; VGA dis play controlle r

随着 CCD ( 电荷耦合器件) 和 CMOS ( 互补金属 氧化物半导体) 图像传感器制造工艺的发展, 图像传感 器的分辨率越来越高, 如果要实时显示图像传感器采 集到的图像, 则要求图像处理芯片有较高的运行速度, 但由于需要处理的数据量太大, 一般的数字信号处理
收稿日期 : 2005- 09- 13

器很难直接输出分辨率为 1024×768 , 帧频为 60 HZ 的标准 XGA 信号。这就需要对 DSP 输出的图像数据 进行处理, 使图像能够在 VGA 显示器上实时显示。市 场上虽然也有一些专门图像处理芯片, 但其价格昂贵, 且应用于特殊场合。 本文设计的显示控制器可以达
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到提升帧频的功能, 可使输入分辨率为 1024×768 , 帧 频为 7.5HZ 的 YCbCr (4:2:2) 图像信号提升到帧频为

RGB 信号。当 SDRAM 中写满一帧图像数据时, 控制
器对两个 SDRAM 进行读、 写切换。由于写数据速率小 于读数据速率, 所以在往一个 SDRAM 写满一帧图像数 据的时间内, 控制器能够连续多次从另一个 SDRAM 中 读出另一帧图像数据 , 从而实现了提高帧频的目的。

60HZ, 并通过色空间转换 , 将 YCbCr(4:2:2)图像信号转
换成 RGB 格式的标准 XGA 信号, 同时产生符合 VESA 标准的 XGA 格式的行、 场同步信号, 输出信号经 D/A 转 换后可直接输出到 VGA 接口, 从而可使图像传感器采 集到的图像数据能够在 VGA 显示器上实时显示。 随着微电子技术及其制造工艺的发展, 可编程逻 辑器件的逻辑门密度越来越高, 功能也越来越强,由于

FPGA 输出的 RGB 格式数据经 D/A 转换后, 将数据转
换成模拟信号, 配合行、 场同步信号可使其在 VGA 显示 器上显示。外部晶振输入 32.5MHZ 的时钟, 该时钟在

FPGA 内经时钟锁相环倍频后产生 65MHZ 的主时钟,
用于对两个 SDRAM 进行读写和用来产生符合 VESA 标准的 XGA 格式的行、 场同步信号。

FPGA 器件的可并行处理能力及其可重复在系统编程
的灵活性, 其应用越来越广泛。随着微处理器、 专用逻 辑器件、以及 DSP 算法以 IP 核的形式嵌入到 FPGA 中 , FPGA 可实现的功能越来越强 , FPGA 在现代电子 系统设计中正发挥着越来越重要的作用 。 本文设计的 显示控制器就是用 VHDL 语言描述 , 基于 FPGA 而实 现的。该系统硬件框图如图 1 所示。
[1]

1.2 控制器的内部模块介绍
本设计采用模块化设计原则, 按照现代 EDA 工程 常用的 " 自顶向下 " 的设计思想, 进行功能分离并按层次 设计, 用 VHDL 语言实现每个模块的功能[2]。该显示控制 器主要由以下七个功能模块组成: ( 1) 用于从 DSP 接收数 据的输入缓冲模块; ( 2) 用于对两个 SDRAM 进行读写切 换的主控制器模块 ( ; 3) SDRAM1 的控制器模块 ;( 4)

SDRAM2 的控制器模块; 5)用于产生标准 XGA 格式的时
序发生器模块(; 6) 用于从 SDRAM 中读取数据并配合 ( 7) 用于将 YCbCr(4: 行、 场同步输出数据的输出缓冲模块; 该显示控制器的 2:2)转换成 RGB 格式的色空间转换模块。 内部结构如图 2 所示。上电后, 显示控制器首先对两片

SDRAM 进行初始化, 初始化结束后, 其它模块才开始工 图 1 系统硬件框图
作。下面将详细介绍各个模块的功能及设计思想。



显示控制器的设计

1.1 工作原理
图像传感器采集到的原始图像数据 , 经过 A/D 转 换及 DSP 处理后 , 生成每秒 7.5 帧的图像数据 , 该数 据是分辨率为 1024 ×768 的 YCbCr(4:2:2) 格式的 16 位图像数据。DSP 输出到 FPGA 的信号有象素时钟 , 行、 场参考, 图像数据。FPGA 在输入的行、 场参考都有 效时 , 在输入象素时钟的同步下 , 接收图像数据 , 并送 入到 SDRAM 中 , 同时从另一个 SDRAM 中读取数 据 , 并通过色空间转换 , 将 YCbCr(4:2:2)信号转换成

图 2 显示控制器的内部结构 1.2.1 数据输入缓冲模块
数据输入缓冲模块为深度为 1024 、宽度为 16bit

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的 异 步 FIFO ( 先 进 先 出) , 写 时 钟 为 DSP 输 出 的

由于 SDRAM 被设置成全页迸发 , 预充命令可停 写到 511 时 , 发出预充命 止迸发, 所以当 SDRAM 读、 令, 来停止迸发, 同时关闭当前行, 为下一次读、 写作好 准备。SDRAM 初始化后, 其状态转移图如图 3 所示。

12MHZ 的象素时钟, 读时钟为经时钟锁相环倍频后的 65MHZ 的主时钟 , 通过场下降沿检测 , 来确保从一帧
开始时接收数据。 当输入的原始图像数据的行、 场参考 信号都有效时, 该 FIFO 的写使能有效 , 在输入象素时 钟的同步下 , 开始接收数据 , 写地址计数器为 0 到

1023 的循环计数器, 当其计数到 511 或 1023 时, 给
主控制器发读信号, 主控制器随后产生 FIFO 的读使能 信号, 使读使能信号在连续的 512 个读时钟周期内一 直有效, 即可连续读出 512 个数据。 由于读时钟频率大 于写时钟频率, 所以不会产生数据写满溢出的现象。

1.2.2 主控制器模块
该模块为显示控制器的主要控制部分, 通过对输入 缓冲的读请求信号和输出缓冲的写请求信号处理, 来实 现对两个 SDRAM 的读、 写切换。 上电后, 该模块接收从 输入缓冲中读出的数据并将其写入到 SDRAM1 中, 同 时从 SDRAM2 中读出数据, 送入到输出缓冲中, 当然最 初读出的数据为无效数据。当 SDRAM1 中写满一帧图 像数据, 即 1024×768 个有效数据后, 该模块对两个

图 3 SDRAM 初始化后的状态转移图 1.2.4 时序发生器模块
该模块为输出行、 场同步产生模块, 利用 FPGA 内 部时钟锁相环倍频后的 65MHZ 的主时钟产生符合

VESA 标准的分辨率为 1024×768、帧频为 60HZ 的
标准 XGA 格式的行、 场同步信号, 同时在行、 场参考信 号都有效时产生一个信号给输出缓冲模块, 作为输出缓 冲的读使能信号。根据 VESA 标准, 分辨率为 1024×

SDRAM 进 行 读 、 写 切 换 , 即 将 接 收 数 据 写 入 到 SDRAM2 中, 同时从 SDRAM1 中读出数据, 一直按此
写地址发生器 规则进行读、 写切换。 两个 SDRAM 的读、 靠主控制器内部的计数器来实现。

768、帧频为 60HZ 的标准 XGA 信号的象素时钟为 65MHZ, 行同步信号的有效时间相当于 1024 个象素时
钟周期, 同步头宽度相当于 136 个象素时钟周期, 前肩 宽度为相当于 26 个象素时钟周期, 后肩宽度为相当于

1.2.3 S DRAM 控制器模块
该模块首先完成对 SDRAM 的初始化 , 初始化过 程为 : 上电后等待 200 μs, 然后对所有 BANK 发预
[3 ]

162 个象素时钟周期。场同步信号的有效时间相当于 768 个行周期长度, 同步头为 6 个行周期长度, 前肩为 3
个行周期长度, 后肩为29 个行周期长度。根据此标准, 当行、 场参考信号都有效时 , 一幅图像可输出 1024 × 该模块的时序仿真波形如图 4 所示。 768 个有效数据。

充命令, 接着发出八个自动刷新命令, 然后进行模式设 置 , 模式设置时将 SDRAM 设置成连续的全页迸发模 式, 即 512 迸发。 初始化结束后, SDRAM 进入正常工作状态, 准备 接收读、 写命令。当 SDRAM 在空闲状态下, 为保持其 数据不丢失 , 必须对其进行定时刷新 , 一般要求 64m s 内刷新 4096 次, 通常根据时钟频率 , 用计数器计时钟 脉 冲 到 15.625 μs 时 , 发 自 动 刷 新 命 令 , 但 是 当

SDRAM 在进行读、写迸发时, 自动刷新命令会打断
该设计中, 由于在 64m s 内 读、 写, 从而造成数据丢失。 对 SDRAM 至少进行 4096 次读、 写操作 , 所以可以不 必对其进行刷新。

图 4 时序发生器波形图
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张文爱等 : 基于 FPGA 的高分辨率 VGA 显示控制器的设计

1.2.5 输出缓冲模块
该 模 块 为 深 度 为 1024、 宽 度 为 16bit 的 异 步 ( 先进先出) , 写时钟和读时钟同为 65MHZ 的主时 FIFO 钟 , SDRAM 初始化结束后, 该模块先从 SDRAM2 中 读出 1024 个数据, 然后才使时序发生器模块开始工作, 当读使能有效时, 在读时钟同步下, 读地址计数器从 0 到 1023 循环计数, 当计数器计到 100 或 700 时, 该模 块向主控制器模块发写请求命令, 从而每次可从 场消 SDRAM 中连续读出 512 个数据, 由于在输出行、 隐期间, 读使能信号无效, 所以, 不会产生读空现象。

[(2384Y+3296Cr)- 455499] = 1 11 2
将方括号中的运算结果右移 11 位 , 即可得到 R 的值。Cb、 Cr 的运算过程与此类似。 色空间转换模块输出 24bit RGB(8:8:8)信号, 该信 号经 D/A 转换后, 配合时序发生器模块产生的行、 场同 步信号, 即可在 VGA 显示器上显示。 色空间转换模块之所以放在输出缓冲模块后 , 主 要是为了减少输入缓冲和输出缓冲模块中的先进先出 及 SDRAM 的存储空间, 如在相同精度下, SDRAM 存 储一帧图像将会占用 1024×768×24bit 的存储空间, 色空间转换模块放在输出缓冲模块后 , 将会减少 1/3 的存储空间。

1.2.6 色空间转换模块
输出缓冲模块输出 YCbCr(4:2:2)格式的信号 , 其 输出顺序如表 1 所示。 本设计采用临近插值法, 插值后 的 YCbCr 格式如表 2 所示。

表 1 YCbCr(4:2:2)图像格式
Y0Cb0 Y1Cr0 Y2Cb2 Y3Cr2 Y4Cb4 Y5Cr4 ...



显示控制器的硬件实现
该显示控制器是基于 Xilinx 公司的 Spartan- IIE

表 2 插值后的 YCbCr 图像格式
Y0Cb0Cr0 Y1Cb2Cr0Y2Cb2Cr2 Y3Cb4Cr2 Y4Cb4Cr2 ...

系列 FPGA XC2S300E- 6- PQ208C 设计实现的。此

FPGA 逻辑资源丰富, 其内有 30 万个系统门, 6912 个
逻辑单元 ( LC) , 1536 个可配置逻辑快 ( CLB) , 64Kbit 的块 RAM, 146 个可用的 I/O 口 , 4 个数字延迟锁相 环 ( DLL ) [1]。块 RAM 可实现大量数据的内部存储, 延 迟锁相环可对时钟进行管理, 可自动调整并消除输入 时钟与 FPGA 内部时钟之间的相位偏移, 同时还可实 现对时钟的分频、 倍频和移相。 用 于 帧 缓 存 的 两 个 SDRAM 的 型 号 为

YCbCr 色空间到 RGB 色空间的转换公式为 :
[4]
! # # # # " # # # # $

R=1.164(Y- 16)+1.596(Cr- 128)

G=1.164(Y- 16)- 0.813(Cr- 128)- 0.392(Cb- 128)

B=1.164(Y- 16)+2.017(Cb- 128)

其 中 Y 的 范 围 是 ( 16 , 235) , Cb 、 Cr 的 范 围 是 ( 16 , 240) , 为了防止相减后为负出现溢出, 对转换公式 变形得:
! # # # # " # # # # $

HY57V281620HCST , 此 SDRAM 为 Hynix 公司生产
的高速存储器 , 其内有四个 Bank, 每个 Bank 的存储 空间为 2M×16bit , 可应用于需存储大量数据的场合。

R=(1.164Y+1.596Cr)- 222.912

G=(135.616+1.164Y)- (0.392Cb+1.813Cr)

B=(1.164Y+2.017Cb)- 276.8

用 VHDL 语言描述小数乘法时 , 通常是将小数扩 大 2 的整数幂次方倍后, 取整进行乘法运算, 然后将结 果进行移位操作。 当需要对运算结果进行四舍五入时, 可以在运算时加 0.5 , 然后对运算结果取整。下面将对



结论与展望
本文设计的显示控制器具有很强的灵活性 , 当输

入图像格式改变时 , 只需在色空间转换模块做相应修 改 , 便可实现不同格式图像的 VGA 显示。 基于该显示 控制器而研发的高分辨率监控摄像机、 数字视频展台 等产品可广泛应用在教育、 银行、 煤矿、 交通、 医疗等 领域。
(下转第 54 页 )

R 的运算过程进行描述, 运算精度取 11 位。 R=(1.164Y+1.596Cr)- 222.912+0.5 =(1.164Y+1.596Cr)- 222.412

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林志贤等 : 基于 FPGA 的大屏幕 FED 视频驱动控制系统的研制

理、 视频数据的传输、 行、 列集成集成接口电路等 , 研

2 显示效果
已经研制成功能显示视频图像的 25 英寸彩色 FED 显 示器集成视频驱动电路简单样机, 显示效果如图 3 所 示。该样机 FED 样机的主要性能指标如下。

制成了能显示彩色视频图像的大屏幕 FED 显示器样 机。该集成 FED 样机的亮度已达 200 cd/m 2, 电路灰 度等级达 256 级 , 对比度可达 600 : 1 , 显示容量为

480 ×240 , 显示颜色为彩色 , 有效显示对角线尺寸为 25in。
基于 FPGA 的 FED 视频驱动控制系统大大地降低 电路结构的复杂性, 使整个驱动电路体积进一步的减 小, 重量得到降低。 参考文献

[1] 朱长纯 , 史永胜. 场致发射显示器的现状与发展[J].
真空电子技术, 2002 ,( 5) : 15- 17.

[2] 李俊涛 , 雷威 , 张晓兵. 场致发射显示技术研究进展
( 4) : 332- 339. [J].电子器件, 2002, 25

[3] 杨素华, 蓝庆忠. 碳纳米管场发射显示器[J]. 科学发
展, 2004 ,( 382) : 69- 71.

图 3 25in FED 显示器视频显示照片

[4] 林志贤, 郭太良. 大屏幕 FED 视频显示系统[J]. 福州
大学学报(自然科学版), 2004 , (5):548- 550.

3 小结
本系统采用 FPGA 控制 FED 显示器驱动系统, 不 仅使得控制系统设计更加便捷, 可移植性好, 整体电路 定时准确 , 响应速度更快 , 而且大大简化了电路 , 使控 制电路体积减小到原来的 1/3, 同时提高了电路工作效 率, 使电路电源模块的耗散功率大大缩小, 电源体积减 小到原来的 1/3。 采用 FPGA 控制技和数字视频图像的转换和处

[5] 黄慧娟, 王瑞光, 丁铁夫. SAA7111A 在平板显示视
频 接 口 中 的 应 用 [J]. 液 晶 与 显 示 , 2004 , 19 ( 4) :

293- 298. [6] 林志贤, 廖志君, 郭长良.SAA7111A 在彩色视频 FED 中的应用[J].现代显示, 2005,5:48- 51.
作者简介: 林志贤( 1975.9- ) , 男, 福建泉州人 2001 年 毕业于福州大学通信与信息系统专业 , 讲师 , 硕士 , 主 要研究工作: 场致发射显示器驱动电路系统, 信息显示 技术, E- m ail: linzhixian2002@yahoo.com.cn 。

!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!
(上接第 58 页 )

代电子技术.2003(13):63- 65

参考文献

[4] Rafae l C.Gonzale z,Richard E.Woods 著, 阮秋琦 ,
阮宇智等译. 数字图像处理 ( 第二版) [M]. 北京 : 电子 工业出版社, 2003.3 作者简介 : 张文爱 ( 1967- ) , 女 , 山西翼城人 , 毕业于西 安交通大学, 现任太原理工大学副教授, 主要研究方向 为可编程逻辑器件, E- m ail:zw a0351@163.com.

[1] 徐欣, 于红旗等.基于 FPGA 的嵌入式系统设计[M].
北京: 机械工业出版社, 2005

[2] 曾繁泰, 王强, 盛娜.EDA 工程的理论与实践 - SOC 系
统芯片的设计方法[M].北京: 电子工业出版社, 2004

[3] 周昆正.基于 FPGA 的 SDRAM 控制器的设计[J].现 54
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