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基于FPGA的VGA图像控制器设计+++++++++++_图文

时间:2010-12-07

第 26卷第 4期  
2006年 8月

东北电力大学学报 Journa l O f Northea st D ian li Un iversity
Na tura l Sc ience Ed ition

文章编号 : 1005 - 2992 ( 2006) 04 - 0089 - 04

Vol. 26, No. 4 Aug. , 2006

基于 FPGA的 VGA图像控制器设计

吴蓬勃 1 ,张启民 2 ,王朝阳1 ,牛  斗 1
(1. 东北电力大学 信息工程学院 ,吉林 吉林 132012; 2. 中国联通吉林市分公司 ,吉林 吉林 132001)
摘    要 :首先介绍了 VGA图像控制器的硬件电路 ,然后分别从时序信号产生 、图片数据的存储和图 像显示三个方面对 VGA 图像控制器的软件部分进行了介绍 ,最后给出了该控制器在 ModelSim 中的仿 真结果并指出了该设计的可行性及优越性 。 关  键  词 :现场可编程门阵列 ;视频图形阵列 ;行同步信号 ;场同步信号 中图分类号 : TP 331. 1    文献标识码 : A

显示器因为其输出信息量大 ,输出形式多样等特点已经成为现在大多数设计的常用输出设备 。在 FPGA 的设计中可以使用很少的资源 ,就产生 VGA 各种控制信号 。本设计分别从 VGA 图像控制器的硬 件电路设计 、VGA 图像控制器的软件设计两个方面介绍了 VGA 图像控制器 。本设计已经在实际的视 频项目中的到应用 ,效果良好 。

1 V GA 图像控制器的硬件电路设计

硬件电路如图 1,使用 FPGA 实现 VGA 控制器 ,将产生的信号经 DA 转换送往显示器的 VGA 口 。 该电路的 VGA 接口的 R、G、B 引脚每个引脚有两个信号线输入 ,可知 ,该电路只能显示 6位色的图片 , 即 :总共可以显示 64 种颜色 。由于显示器要求 VGA 口输入的必须是模拟信号 ,所以在 6个信号进入 VGA 口之前经过了一个电阻网络 ,这个电阻网络 是用来模拟 DA 转换器的 ,将输入信号的电压分 成几段 。这样做的原因 ,一方面是考虑到实际应 用中 ,很少会用到要显示 24位真彩色的情况 ;另 一方面是出于节约成本的目的 ,因为要使用专用 的 DA 转换器 ,必定增加成本 。其中 ,显示器要求 RGB 输入的电压范围是 : 0. 0 V ~0. 7 V ,如果要 使用专用的 DA 转换器 (如 : ADV7123 )要考虑这 个问题 。

2 V GA 图像控制器的软件设计

图 1 VGA 控制器的硬件电路图

2. 1  VGA 图像控制器时序信号产生模块 (1) 时序信号产生机制

收稿日期 : 2006 - 05 - 12 作者简介 :吴蓬勃 (1980 - ) ,男 ,河北石家庄人 ,东北电力大学信息工程学院研究生 ,主要从事嵌入式系统方面的研究.

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东北电力大学学报

   第 26卷

一幅图片要想在显示器上显示出来 ,

它主要需要 5 个信号 , 行同步信号

(Horizontal_Sync) 、场同步信号 (Ver2

tical_Sync ) 和 RGB 三 种颜 色信 号 。

时序信号包括前两个 ,它们都有图像

图 2 行同步信号

显示区和图像消隐区 ,图像消隐区又

分为消隐前肩 ( Front Porch) 、同步脉

冲 区 ( H. Sync Pulse、Vertical sync

pulse)和消隐后肩 (Back Porch) ,如

图 2和图 3所示 。行 、场同步信号在

同步脉冲区置为高电平 ,其它时候均

图 3 场同步信号

为低电平 。本设计是在显示器分辨率为 8003 600、刷新率为 72Hz、FPGA 开发板系统时钟为 50MHz的

条件下进行的 。经过查表 1、表 2和计算可得出 :行和场的同步脉冲宽度分别为 120和 60个系统时钟 ,

行和场的消隐前肩 、消隐后肩分别为 56、64 和 39、21 个系统时钟 ,行和场的图像显示有效时间分别为

800、600个系统时钟 。

表 1  水平时序

分辨率

刷新速率

像素频率

同步脉冲

后沿

有效时间

前沿

帧长

640 /480

60

25

96

45

646

640 /480

72

31

40

125

646

800 /600

56

36

72

125

806

800 /600

60

40

128

85

806

800 /600

72

50

120

61

806

 说明 :有效时间包括 6列过扫描边界列 ,有些时序表将这几列加在后沿和前沿中 。

13

800

21

832

21

1024

37

1056

53

1040

表 2  垂直时序

分辨率

刷新速率

行宽

同步脉冲

后沿

有效时间

前沿

帧长

640 /480

60

31

2

30

484

9

525

640 /480

72

26

3

26

484

7

520

800 /600

56

28

1

20

604

-1

625

800 /600

60

26

4

21

604

-1

628

800 /600

72

20

6

21

604

35

666

 说明 :有效时间包括 4行过扫描界行 ,有些时序表中将这几行加在后沿和前沿中 。当有效时间增加时 ,它超过 vsync信号的上升沿 ,因 此前沿为 - 1。

(2) 时序信号产生模块设计

行和场的时序信号使用两个状态机实现 ,使用两个计数器 h_cnt和 v_cnt对状态机进行控制 ,如图 4

所示 。左边的状态机用来产生行同步信号 ,复位后 ,计数器从 0开始计数 ,此时处于图像显示有效状态 ;

当计数到 800时 ,开始进入行消隐前肩状态 ;当计数到 856时 ,进入行同步状态 ;当计数到 976 时 ,进入

到行消隐后肩状态 ;当计数到 1040时 ,重新进入图像显示有效状态 ,同时置计数器为 0。图 6右边的状

态机用来产生场同步信号 ,其状态转换机制同行同步信号类似 。 [ 1 ]

2. 2  图片数据的存储

本设计要显示得是一个 bmp 格式的位图 。Bmp 格

式的图片是以点阵的方式存储的 。当图像是单色时 , 1

字节可以存放 8个像素点 ; 8位色图像的每个像素点用

1个字节存储 ; 16位色图像的每个像素点用 2个字节存

储 , 24位色图像的每个像素点用 3个字节存储 。本设计

图 4 行 、场时序信号状态机

的硬件电路决定了图片为 6位色 ,这里使用一个字节存储一个像素点 (最后的 2位不用 ) 。

第 4期       

吴蓬勃等 :基于 FPGA 的 VGA 图像控制器设计

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图片可以存储到 FPGA 内部的 B lock M emory,或者是 FPGA 开发板上的 SRAM 里 ,当然 ,使用后者 就可以存储更多的图片 ,但是必须选择高速的 SRAM 以保证像素数据能及时的传输到显示器 ,而前者 则不用去考虑速率问题 ,因为 FPGA 内部的 B lock M emory的速度完全可以满足要求 。本设计采用了前 者 ,将 bmp格式的 6位色图片数据写到 FPGA 内部的 B lock M emory里面 ,将 bmp格式的图片在 PC机上 使用专用软件转化为 6位色的. Coe格式 (使用内部 B lock M emory必须转化为这种格式 [2 ] )的文件 。然 后将该文件作为 B lock M emory的初始化文件连同程序文件一块编译 、综合 ,然后下在到 FPGA 里面 。 2. 3  图像显示模块
图像显示模块包括 :图片显示区的设定 ,图像数据的传送两个部分 。 图片显示区可以利用行场同步信号的计数器 ,在图像有效区间内按照图片的大小划定行和列的起 始坐标和终止坐标 。 图片数据的传送 :因为显示器屏幕上的一个像素点就对应着 1个字节的数据 ,所以必须在行同步信 号到达该位置时 ,将 1个字节的数据全部送出 。本设计使用和行场计数器相同的时钟频率作为图像地 址计数器的时钟 ,当扫描信号到达显示图片的区间时 ,图像地址计数器开始计数 ,同时从 FPGA 内部 B lock M emory里的相应位置读出数据送显示器显示 。

3 仿真结果

图 5和图 6分别行同步信号和场同步信号在 ModelSim 中的仿真结果 [3 ] 。其中 , hsync为行同步信 号 , vsync为场同步信号 , valid为图象显示有效区信号 。图 7为整个显示过程的仿真结果 , x_pos_p ic和 y _pos_p ic分别为图片的横竖坐标 , p ic_range为图片的显示区间 , addr为送往 FPGA 内部 B lock M emory的 地址 , dout为 B lock M emory的数据输出 。

图 5 行同步信号仿真结果 图 6 场同步信号仿真结果

图 7 整个显示过程的仿真结果

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   第 26卷

4 结束语
采用 FPGA 技术设计的 VGA 图像控制器 ,大大少了电路板的尺寸 ,充分应用了 FPGA 快速并行处 理数据的特性 (这是其他控制器所不可比拟的 )在产生同步信号的同时送出像素数据 ,
同时增加了系统的可靠性和设计灵活性 。此外 ,若将图像数据存储到高速的 SRAM 里就可以显示 更大的图片甚至是动态图片 。该 VGA 图像控制器已经使用 Xilinx公司的 Spartan III系列器件 XC3S400 实现 ,并应用于实际的项目中 ,效果良好 。
参  考  文  献
[ 1 ]  王伟著. Verilog HDL程序设计与应用 [M ]. 北京 :人民邮电出版社 , 2005. [ 2 ]  刘韬 ,楼兴华. FPGA 数字电子系统设计与开发实例导航 [M ]. 北京 :人民邮电出版社 , 2005. [ 3 ]  Xilinx. B lock Memory Generator. www. xilinx. com , 2006. 9. 21.

The D esign of VGA Graph ic Con troller Ba se on FPGA
W U Ppeng2bo, ZHANG Q i2m in, W ANG Zhao2yang, N IU D ou
( Information department, Northeast D ianli University, J ilin, 132012)
Abstract: This article introduces the hardware circuit of VGA graphic controller at first, then, introduces the software part of the VGA graphic controller from three parts such as the generating of tim ing signal、the storage of p icture data and the disp lay of graphic. A t last, it gives the simulation result on ModelSim and point out the feasibility and advantage. Key words: Field p rogrammable gate array; V ideo graphic array; Horizontal synchronized signal; Vertical syn2 chronized signal


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