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EDA技术与VHDL复习题

时间:2016-12-27


第一部分 1-1 EDA 技术与 ASIC 设计和 FPGA 开发有什么关系? 答:利用 EDA 技术进行电子系统设计的最后目标是完成专用集成电路 ASIC 的设计和实 现; FPGA 和 CPLD 是实现这一途径的主流器件。 FPGA 和 CPLD 通常也被称为可编程专用 IC, 或可编程 ASIC。FPGA 和 CPLD 的应用是 EDA 技术有机融合软硬件电子设计技术、SoC(片上 系统)和 ASIC 设计,以及对自动设计与自动实现最典型的诠释。 1-2 与软件描述语言相比,VHDL 有什么特点? 答: 编译器将软件程序翻译成基于某种特定 CPU 的机器代码, 这种代码仅限于这种 CPU 而不能移植,并且机器代码不代表硬件结构,更不能改变 CPU 的硬件结构,只能被动地为 其特定的硬件电路结构所利用。 综合器将 VHDL 程序转化的目标是底层的电路结构网表文件, 这种满足 VHDL 设计程序功能描述的电路结构,不依赖于任何特定硬件环境;具有相对独立 性。综合器在将 VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中, 具有明显的能动性和创造性,它不是机械的一一对应式的"翻译",而是根据设计库、工艺库 以及预先设置的各类约束条件,选择最优的方式完成电路结构的设计。 l-3 什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么? 什么是综合? 答: 在电子设计领域中综合的概念可以表示为: 将用行为和功能层次表达 的电子系统转换为低层次的便于具体实现的模块组合装配的过程。 有哪些类型? 答:(1)从自然语言转换到 VHDL 语言算法表示,即自然语言综合。(2)从算 法表示转换到寄存器传输级(RegisterTransport Level,RTL),即从行为域到结构域的综合,即 行为综合。(3)从 RTL 级表示转换到逻辑门(包括触发器)的表示,即逻辑综合。(4)从逻辑门表 示转换到版图表示(ASIC 设计),或转换到 FPGA 的配置网表文件,可称为版图综合或结构综 合。 综合在电子设计自动化中的地位是什么? 答:是核心地位(见图 1-3) 。综合器具有更复 杂的工作环境,综合器在接受 VHDL 程序并准备对其综合前,必须获得与最终实现设计电路 硬件特征相关的工艺库信息, 以及获得优化综合的诸多约束条件信息; 根据工艺库和约束条 件信息,将 VHDL 程序转化成电路实现的相关信息。 1-4 在 EDA 技术中,自顶向下的设计方法的重要意义是什么? 答:在 EDA 技术应用中,自顶向下的设计方法,就是在整个设计流程中各设计环节逐 步求精的过程。 1-5 IP 在 EDA 技术的应用和发展中的意义是什么? 答:IP 核具有规范的接口协议,良好的可移植与可测试性,为系统开发提供了可靠的保 证。 第二部分 2-1 叙述 EDA 的 FPGA/CPLD 设计流程。 答:1.设计输入(原理图/HDL 文本编辑);2.综合;3.适配;4.时序仿真与功能仿真;5. 编程下载;6.硬件测试。 2-2 IP 是什么?IP 与 EDA 技术的关系是什么? IP 是什么? 答:IP 是知识产权核或知识产权模块,用于 ASIC 或 FPGA/CPLD 中的预先设 计好的电路功能模块。 IP 与 EDA 技术的关系是什么? 答:IP 在 EDA 技术开发中具有十分重要的地位;与 EDA 技术的关系分有软 IP、固 IP、硬 IP:软 IP 是用 VHDL 等硬件描述语言描述的功能块,并不涉 及用什么具体电路元件实现这些功能; 软 IP 通常是以硬件描述语言 HDL 源文件的形式出现。

固 IP 是完成了综合的功能块,具有较大的设计深度,以网表文件的形式提交客户使用。硬 IP 提供设计的最终阶段产品:掩模。 2-3 叙述 ASIC 的设计方法。 答 : ASIC 设 计 方 法 , 按 版 图 结 构 及 制 造 方 法 分 有 半 定 制 (Semi-custom) 和 全 定 制 (Full-custom)两种实现方法。 全定制方法是一种基于晶体管级的,手工设计版图的制造方法。 半定制法是一种约束性设计方式,约束的目的是简化设计,缩短设计周期,降低设计成 本,提高设计正确率。半定制法按逻辑实现的方式不同,可再分为门阵列法、标准单元法和 可编程逻辑器件法。 2-4 FPGA/CPLD 在 ASIC 设计中有什么用途? 答:FPGA/CPLD 在 ASIC 设计中,属于可编程 ASIC 的逻辑器件;使设计效率大为提高, 上市的时间大为缩短。 2-5 简述在基于 FPGA/CPLD 的 EDA 设计流程中所涉及的 EDA 工具,及其在整个流程中的 作用。 答: 基于 FPGA/CPLD 的 EDA 设计流程中所涉及的 EDA 工具有: 设计输入编辑器 (作用: 接受不同的设计输入表达方式,如原理图输入方式、状态图输入方式、波形输入方式以及 HDL 的文本输入方式。 ) ;HDL 综合器(作用:HDL 综合器根据工艺库和约束条件信息,将设 计输入编辑器提供的信息转化为目标器件硬件结构细节的信息, 并在数字电路设计技术、 化 简优化算法以及计算机软件等复杂结体进行优化处理) ;仿真器(作用:行为模型的表达、 电子系统的建模、逻辑电路的验证及门级系统的测试) ;适配器(作用:完成目标系统在器 件上的布局和布线) ;下载器(作用:把设计结果信息下载到对应的实际器件,实现硬件设 计) 。 第三部分 3-1 OLMC(输出逻辑宏单元)有何功能?说明 GAL 是怎样实现可编程组合电路与时序电路 的。 OLMC 有何功能? 答:OLMC 单元设有多种组态,可配置成专用组合输出、专用输入、 组合输出双向口、寄存器输出、寄存器输出双向口等。 说明 GAL 是怎样实现可编程组合电路与时序电路的? 答:GAL(通用阵列逻辑器件)是 通过对其中的 OLMC(输出逻辑宏单元)的编程和三种模式配置(寄存器模式、复合模式、 简单模式) ,实现组合电路与时序电路设计的。 3-2 什么是基于乘积项的可编程逻辑结构? 答:GAL、CPLD 之类都是基于乘积项的可编程结构;即包含有可编程与阵列和固定的或 阵列的 PAL(可编程阵列逻辑)器件构成。 3-3 什么是基于查找表的可编程逻辑结构? 答:FPGA(现场可编程门阵列)是基于查找表的可编程逻辑结构。 3-4 FPGA 系列器件中的 LAB 有何作用? 答: FPGA (Cyclone/Cyclone II) 系列器件主要由逻辑阵列块 LAB、 嵌入式存储器块 (EAB) 、 I/O 单元、嵌入式硬件乘法器和 PLL 等模块构成;其中 LAB(逻辑阵列块)由一系列相邻的 LE(逻辑单元)构成的;FPGA 可编程资源主要来自逻辑阵列块 LAB。 3-5 与传统的测试技术相比,边界扫描技术有何优点? 答:使用 BST(边界扫描测试)规范测试,不必使用物理探针,可在器件正常工作时在 系统捕获测量的功能数据。克服传统的外探针测试法和"针床"夹具测试法来无法对 IC 内部 节点无法测试的难题。 3-6 解释编程与配置这两个概念。

答:编程:基于电可擦除存储单元的 EEPROM 或 Flash 技术。CPLD 一股使用此技术进行 编程。CPLD 被编程后改变了电可擦除存储单元中的信息,掉电后可保存。电可擦除编程工 艺的优点是编程后信息不会因掉电而丢失,但编程次数有限,编程的速度不快。 配置:基于 SRAM 查找表的编程单元。编程信息是保存在 SRAM 中的,SRAM 在掉 电后编程信息立即丢失,在下次上电后,还需要重新载入编程信息。大部分 FPGA 采用该种 编程工艺。该类器件的编程一般称为配置。对于 SRAM 型 FPGA 来说,配置次数无限,且速 度快;在加电时可随时更改逻辑;下载信息的保密性也不如电可擦除的编程。 3-7 请参阅相关资料,并回答问题:按本章给出的归类方式,将基于乘积项的可编程逻辑 结构的 PLD 器件归类为 CPLD;将基于查找表的可编程逻辑结构的 PLD 器什归类为 FPGA,那 么,APEX 系列属于什么类型 PLD 器件? MAX II 系列又属于什么类型的 PLD 器件?为什么? 答:APEX(Advanced Logic Element Matrix)系列属于 FPGA 类型 PLD 器件;编程信息存于 SRAM 中。MAX II 系列属于 CPLD 类型的 PLD 器件;编程信息存于 EEPROM 中。 第四部分 4-1:画出与下例实体描述对应的原理图符号元件: ENTITY buf3s IS -- 实体 1:三态缓冲器 PORT (input : IN STD_LOGIC ; -- 输入端 enable : IN STD_LOGIC ; -- 使能端 output : OUT STD_LOGIC ) ; -- 输出端 END buf3x ; ENTITY mux21 IS --实体 2: 2 选 1 多路选择器 PORT (in0, in1, sel : IN STD_LOGIC; output : OUT STD_LOGIC); 4-1.答案 4-2. 图 3-30 所示的是 4 选 1 多路选择器, 试分别用 IF_THEN 语句和 CASE 语句的表达方式写 出此电路的 VHDL 程序。 选择控制的信号 s1 和 s0 的数据类型为 STD_LOGIC_VECTOR; 当 s1='0', s0='0';s1='0',s0='1';s1='1',s0='0'和 s1='1',s0='1'分别执行 y<=a、y<=b、y<=c、y<=d。 4-2.答案 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MUX41 IS PORT(s:IN STD_LOGIC_VECTOR(1 DOWNTO 0); --输入选择信号 a,b,c,d:IN STD_LOGIC; --输入信号 y:OUT STD_LOGIC);--输出端 END ENTITY; ARCHITECTURE ART OF MUX41 IS BEGIN PROCESS(s) BEGIN IF (S="00") THEN y<=a; ELSIF (S="01") TH EN y<=b; ELSIF (S="10") TH EN y<=c; ELSIF (S="11") TH EN y<=d;

ELSE y<=NULL; END IF; EDN PROCESS; END ART; LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MUX41 IS PORT(s:IN STD_LOGIC_VECTOR(1 DOWNTO 0); --输入选择信号 a,b,c,d:IN STD_LOGIC; --输入信号 y:OUT STD_LOGIC);--输出端 END MUX41; ARCHITECTURE ART OF MUX41 IS BEGIN PROCESS(s) BEGIN CASE s IS WHEN "00" => y<=a; WHEN "01" => y<=b; WHEN "10" => y<=c; WHEN "11" => y<=d; WHEN OTHERS =>NULL; END CASE; END PROCESS; END ART; 4-3. 图 3-31 所示的是双 2 选 1 多路选择器构成的电路 MUXK,对于其中 MUX21A,当 s='0' 和'1'时,分别有 y<='a'和 y<='b'。试在一个结构体中用两个进程来表达此电路,每个进程中 用 CASE 语句描述一个 2 选 1 多路选择器 MUX21A。 4-3.答案 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MUX221 IS PORT(a1,a2,a3:IN STD_LOGIC_VECTOR(1 DOWNTO 0); --输入信号 s0,s1:IN STD_LOGIC; outy:OUT STD_LOGIC);--输出端 END ENTITY; ARCHITECTURE ONE OF MUX221 IS SIGNAL tmp : STD_LOGIC; BEGIN PR01:PROCESS(s0) BEGIN IF s0="0" THEN tmp<=a2; ELSE tmp<=a3; END IF;

END PROCESS; PR02:PROCESS(s1) BEGIN IF s1="0" THEN outy<=a1; ELSE outy<=tmp; END IF; END PROCESS; END ARCHITECTURE ONE; END CASE; 4-4.下图是一个含有上升沿触发的 D 触发器的时序电路,试写出此电路的 VHDL 设计文件。 4-4.答案 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MULTI IS PORT(CL:IN STD_LOGIC; --输入选择信号 CLK0:IN STD_LOGIC; --输入信号 OUT1:OUT STD_LOGIC);--输出端 END ENTITY; ARCHITECTURE ONE OF MULTI IS SIGNAL Q : STD_LOGIC; BEGIN PR01: PROCESS(CLK0) BEGIN IF CLK 'EVENT AND CLK='1' THEN Q<=NOT(CL OR Q);ELSE END IF; END PROCESS; PR02: PROCESS(CLK0) BEGIN OUT1<=Q; END PROCESS; END ARCHITECTURE ONE; END PROCESS; 4-5.给出 1 位全减器的 VHDL 描述。要求: (1) 首先设计 1 位半减器,然后用例化语句将它们连接起来,图 3-32 中 h_suber 是半减 器,diff 是输出差,s_out 是借位输出,sub_in 是借位输入。 (2) 以 1 位全减器为基本硬件,构成串行借位的 8 位减法器,要求用例化语句来完成此 项设计(减法运算是 x - y - sun_in = diffr) 4-5.答案 底层文件 1:or2a.VHD 实现或门操作 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY or2a IS PORT(a,b:IN STD_LOGIC; c:OUT STD_LOGIC); END ENTITY or2a; ARCHITECTURE one OF or2a IS BEGIN c <= a OR b; END ARCHITECTURE one; 底层文件 2:h_subber.VHD 实现一位半减器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY h_subber IS PORT(x,y:IN STD_LOGIC; diff,s_out::OUT STD_LOGIC); END ENTITY h_subber; ARCHITECTURE ONE OF h_subber IS SIGNAL xyz: STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN xyz <= x & y; PROCESS(xyz) BEGIN CASE xyz IS WHEN "00" => diff<='0';s_out<='0'; WHEN "01" => diff<='1';s_out<='1'; WHEN "10" => diff<='1';s_out<='0'; WHEN "11" => diff<='0';s_out<='0'; WHEN OTHERS => NULL; END CASE; END PROCESS; END ARCHITECTURE ONE; 顶层文件:f_subber.VHD 实现一位全减器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY f_subber IS PORT(x,y,sub_in:IN STD_LOGIC; diffr,sub_out:OUT STD_LOGIC); END ENTITY f_subber; ARCHITECTURE ONE OF f_subber IS COMPONENT h_subber PORT(x,y:IN STD_LOGIC; diff,S_out:OUT STD_LOGIC); END COMPONENT;

COMPONENT or2a PORT(a,b:IN STD_LOGIC; c:OUT STD_LOGIC); END COMPONENT; SIGNAL d,e,f: STD_LOGIC; BEGIN u1: h_subber PORT MAP(x=>x,y=>y,diff=>d,s_out=>e); u2: h_subber PORT MAP(x=>d,y=>sub_in,diff=>diffr,s_out=>f); u3: or2a PORT MAP(a=>f,b=>e,c=>sub_out); END ARCHITECTURE ONE; END ARCHITECTURE ART; 4-6.根据下图,写出顶层文件 MX3256.VHD 的 VHDL 设计文件。 4-6.答案 MAX3256 顶层文件 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY MAX3256 IS PORT (INA,INB,INCK: IN STD_LOGIC; INC: IN STD_LOGIC; E,OUT:OUT STD_LOGIC); END ENTITY MAX3256; ARCHITECTURE ONE OF MAX3256 IS COMPONENT LK35 --调用 LK35 声明语句 PORT(A1,A2:IN STD_LOGIC; CLK:IN STD_LOGIC; Q1,Q2:OUT STD_LOGIC); END COMPONENT; COMPONENT D --调用 D 触发器声明语句 PORT(D,C:IN STD_LOGIC; CLK:IN STD_LOGIC; Q:OUT STD_LOGIC); END COMPONENT; COMPONENT MUX21--调用二选一选择器声明语句 PORT(B,A:IN STD_LOGIC; S:IN STD_LOGIC; C:OUT STD_LOGIC); END COMPONENT; SIGNAL AA,BB,CC,DD: STD_LOGIC; BEGIN u1: LK35 PORT MAP(A1=>INA,A2=>INB,CLK=INCK, Q1=>AA,Q2=>BB); u2: D PORT MAP(D=>BB;CLK=>INCK,C=>INC,Q=>CC); u3: LK35 PORT MAP (A1=>BB,A2=>CC,CLK=INCK, Q1=>DD,Q2=>OUT1);

u4: MUX21 PORT MAP (B=>AA,A=>DD,S=>BB,C=>E); END ARCHITECTURE ONE; 设计含有异步清零和计数使能的 16 位二进制加减可控计数器。 4-7.答案: LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT16 IS PORT(CLK,RST,EN:IN STD_LOGIC; CHOOSE:IN BIT; SETDATA:BUFFER INTEGER RANCE 65535 DOWNTO 0; COUT: BUFFER INTEGER RANCE 65535 DOWNTO 0); END CNT16; ARCHITECTURE ONE OF CNT16 IS BEGIN PROCESS(CLK,RST,SDATA) VARIABLE QI:STD_LOGIC_VECTOR(65535 DOWNTO 0); BEGIN IF RST='1' THEN --计数器异步复位 QI:=(OTHERS=>'0'); ELSIF SET='1' THEN--计数器一步置位 QI:=SETDATA; ELSIF CLK'EVENT AND CLK='1' THEN --检测时钟上升沿 IF EN='1' THEN -检测是否允许计数 IF CHOOSE='1' THEN --选择加法计数 QI:=QI+1; --计数器加一 ELSE QI=QI-1; --计数器加一 END IF; END IF; END IF; COUT<=QI;--将计数值向端口输出 END PROCESS; END ONE; EDA 技术与 VHDL 课程复习题 2014.6


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